工作性質(zhì)：FPGA設(shè)計、芯片設(shè)計
工作崗位：工程師
招聘性質(zhì)：全職
工作地點：浙大杭州國際科創(chuàng)中心水博園區(qū)
崗位背景
浙大集成電路學(xué)院、浙大信息與電子工程學(xué)院與浙大科創(chuàng)中心誠意邀請對下一代無線通信系統(tǒng)芯片設(shè)計研究與開發(fā)具有極度熱情的人才加入我們的團隊。我們正在尋找擁有相關(guān)技能的芯片設(shè)計工程師，圍繞算法IP核，開發(fā)相應(yīng)的芯片微架構(gòu)、系統(tǒng)架構(gòu)以及板級解決方案。這是一個非常注重實踐的崗位，并將會在下一代無線通信技術(shù)的產(chǎn)品化及其產(chǎn)業(yè)化中發(fā)揮重要作用。
同時，團隊正在醞釀全新的科學(xué)公司從事成果轉(zhuǎn)化。您的工作將會通過科學(xué)公司轉(zhuǎn)化成商用的圍繞5.5G和6G標準的IP核產(chǎn)品，部分工作也會參與6G推標；您也會與科學(xué)公司一起成長，產(chǎn)生重大的社會與經(jīng)濟影響力！
主要職責
?和浙大、浙大科創(chuàng)中心科研與開發(fā)團隊合作，圍繞下一代無線通信技術(shù)的算法IP 核實現(xiàn)芯片微架構(gòu)設(shè)計、開發(fā)、驗證、FPGA 實現(xiàn)和文檔編制
?使用 SystemVerilog 開發(fā)算法IP 核的 RTL 實現(xiàn)
?使用 SystemVerilog和 DPI 為無線通信系統(tǒng)的 RTL 實現(xiàn)開發(fā)測試平臺(testbench)
?充分發(fā)揮RTL 設(shè)計、實現(xiàn)和驗證方面的技能，承擔項目責任，主導(dǎo)項目開發(fā)，為項目的成功和及時交付做出貢獻
?積極參與并遵守團隊的工程開發(fā)流程、方法、設(shè)計技術(shù)，并提出改進建議，以提高設(shè)計和產(chǎn)品質(zhì)量的效率和質(zhì)量
崗位要求
必要項
?本科及以上學(xué)歷，專業(yè)不限
?具有3年或以上數(shù)字芯片設(shè)計的工作經(jīng)驗
?掌握 RTL 語言（如SystemVerilog 、Verilog 、VHDL）
?掌握 STA 和 EDA 工具以及數(shù)字設(shè)計優(yōu)化，以滿足 ASIC 或FPGA 的時序約束要求
?掌握腳本語言（如 Bash、Perl、Python、TCL）
?具有交付ASIC 或 FPGA的數(shù)字設(shè)計系統(tǒng)或子系統(tǒng)的經(jīng)驗
?具有針對高吞吐量的數(shù)據(jù)或信號處理應(yīng)用的時序和硬件資源優(yōu)化的經(jīng)驗
?具有使用仿真和綜合的相關(guān) EDA 工具的經(jīng)驗（如 QuestaSim、Synopsys VCS 、Synopsys Verdi、Intel Quartus、Xilinx Vivado、Synopsys DC Ultra 或 NXT、Cadence Genus）
?可熟練閱讀英文專業(yè)資料，編寫技術(shù)文檔、設(shè)計規(guī)范、用戶指南、驗證計劃
?具有團隊合作精神
?具有良好的書面、演示和口頭表達能力
加分項（非必要）
?熟悉無線通信信號處理算法（如信道均衡、信道估計、信道編碼、波束賦形或其他基帶模塊）
?具有使用 SystemC 設(shè)計建模和集成的經(jīng)驗
?具有Lint check的經(jīng)驗，和/或邏輯等價檢查LEC的經(jīng)驗（如Formality/Conformal），和/或DFT設(shè)計的經(jīng)驗
?了解 Git、Perforce 等版本控制工具，掌握高級版本控制技術(shù)
?了解 AXI 接口（如AXI MM、AXI Lite 和 AXI Streaming），并了解這些接口的 RTL 實現(xiàn)
?了解移動通信系統(tǒng)
?了解電信和/或半導(dǎo)體行業(yè)
聯(lián)系方式
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