2024/02/23至2024/05/31科研輔助-信息與電子工程學院
招聘啟事
本單位擬公開招聘員工2名，派遣至浙江大學信息與電子工程學院工作，招聘將堅持公開、公平、競爭、擇優的原則，凡符合招聘崗位要求且有意向者，請將個人簡歷和證明材料發至lei_liu@zju.edu.cn（郵件標題注明：應聘某某崗位+本人姓名+高校人才網），經考核后擇優錄取。
杭州江南人才服務有限公司
2024年2月23日
崗位描述
浙江大學信電學院“百人計劃”研究員劉雷（博士生導師，2022年入選國家海外高層次青年人才計劃）課題組誠意邀請對下一代無線通信系統芯片設計研究與開發具有熱情的人才加入我們團隊。我們正在尋找擁有相關技能的芯片設計工程師和博士后，圍繞算法IP核，開發相應的芯片微架構、系統架構以及板級解決方案。該崗位將在下一代無線通信技術的產品化及其產業化中發揮重要作用。本課題組經費充足，待遇從優，期待你的加盟！
主要職責
·與浙大和科創中心科研與開發團隊合作，圍繞下一代無線通信技術的算法IP核實現芯片微架構設計、開發、驗證、FPGA實現和文檔編制
·使用SystemVerilog開發算法IP核的RTL實現；
·使用SystemVerilog和DPI為無線通信系統的RTL實現開發測試平臺(testbench)；
·充分發揮RTL設計、實現和驗證方面的技能，承擔項目責任，主導項目開發，為項目的成功和及時交付做出貢獻；
·積極參與并遵守團隊的工程開發流程、方法、設計技術，并提出改進建議，以提高設計和產品質量的效率和質量。
崗位要求
技能知識和專長
必要項
·獲得博士學位（或同等學歷）
·曾發表過芯片領域相關的高水平學術會議或期刊，或曾負責/參與芯片科研項目或產業項目并做出重要貢獻
·具有交付基于ASIC或FPGA的無線通信系統數字設計系統或子系統的經驗
·具有針對高吞吐量的數據或信號處理應用的時序和硬件資源優化的經驗
·具有使用仿真和綜合的相關EDA工具的經驗（如QuestaSim、Synopsys VCS 、Synopsys Verdi、Intel Quartus、Xilinx Vivado、Synopsys DC Ultra 或 NXT、Cadence Genus）
·掌握RTL語言（如SystemVerilog、Verilog、VHDL）
·編寫技術文檔、設計規范、用戶指南、驗證計劃
理想項（非必要）
·熟悉通信信號處理算法（如信道均衡、信道估計、信道編碼、波束賦形或其他基帶模塊）
·掌握STA和EDA工具以及數字設計優化，以滿足ASIC或FPGA的時序約束要求
·熟悉腳本語言（如Bash、Perl、Python、TCL）
·具有使用SystemC設計建模和集成的經驗
·具有邏輯等價檢查LEC的經驗（如Formality/Conformal）
·了解Git、Perforce等版本控制工具，掌握高級版本控制技術
·了解AXI接口（如AXI MM、AXI Lite 和 AXI Streaming），并了解這些接口的RTL實現
·了解移動通信系統
·了解電信和/或半導體行業
崗位待遇
·工資及福利待遇按照學校關于工程師和博后崗位的相關標準執行，具體面議。
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來源鏈接：
https://ehr.zju.edu.cn/vuejs/recruitment/position-detail.htm?id=N1791651288132354054
